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Testabdeckungsanalyse
GÖPEL electronic analysiert Ihre Platinen und bewertet die Testabdeckung
Kontaktieren Sie uns für eine kostenfreie Board-Analyse!
Wir unterschreiben eine Geheimhaltungsvereinbarung - Sie schicken uns Schaltplan und CAD-Daten! Die Daten werden geprüft, eine Analyse wird durchgeführt und Sie erhalten die dokumentierten Ergebnisse!
Mit der Testabdeckungsanalyse helfen wir Ihnen die Testtiefe Ihrer Leiterplatten zu bewerten durch Embedded System Access (Boundary Scan, Processor Emulation Test, FPGA Embedded Test etc.). Sie bekommen einen Schnellüberblick über testbare Schaltungsbereiche und können somit die Testabdeckung besser kalkulieren.
Außerdem erhalten Sie von uns einen DFT-Check (Design for Testability)
· Schiebekette · Rahmenbedingungen · Designempfehlungen
Ihre Vorteile von unserer Analyse
- Einsparung von Testpunkten im Leiterplatten-Design
- reduzierte Nadeln beim ICT
- reduzierte Testzeit beim Flying Probe Test
- vereinfachter Funktionstest
Folgende Daten werden für eine Boundary Scan Testabdeckungsanalyse benötigt:
- Schaltplan als durchsuchbares PDF
- CAD Netzliste und/oder Layout-Daten
typische Formate sind:
- ODB++ (.gz, *.tgz)
- Altium Designer (.pcb, .net) im ASCII 2.8 Format
- Zuken Redac (.pcf)
Ihr Format ist nicht dabei?
Gern erstellen wir einen neuen Importfilter. Wir benötigen dafür folgende Informationen:
- Eine Netzliste (es kann sich auch um 2 Dateien handeln) im ASCII Format mit folgenden Informationen:
- Bauelementebezeichnung und Typ (z.B. U1 – STM32F1)
- Netzinformation (Netzname und Pins der enthaltenen Bauelemente)
Sie haben Fragen oder möchten direkt die Testabdeckungsanalyse beauftragen?
Kontaktieren Sie uns!
Einen Überblick verwendeter Formate finden Sie im PDF
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