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Embedded JTAG Solutions für die Entwicklung von bestückten Leiterplatten

Die Embedded JTAG Solutions und JTAG/Boundary Scan sind nicht nur ein effektives Testverfahren für die Produktion von Leiterplatten. Es bietet insbesondere in der Entwicklung der Elektronikfertigung zahlreiche Vorteile, die Ihnen als Entwickler bestückter Platinen (PCBAs) neue Lösungsansätze und eine hohe Qualität ermöglichen.

So ist es möglich, eine vollwertige Prüfung bereits ab dem ersten Prototyp in Serienqualität durchzuführen. Die In-System-Programmierung und der Test laufen über die gleiche JTAG-Schnittstelle. Und dabei benötigen Sie noch nicht einmal eine fertige Firmware. Alles, was Sie an Hardware brauchen, ist ein Controller für den Zugriff, z.B. SCANFLEX II CUBE.

Entwicklung oder Prüffeld?

Der Einsatz der Embedded JTAG Solutions auf Basis von IEEE 1149.1 hat bereits in der Entwicklungsphase einige Vorteile:

  1. Fertigungsmängel werden noch vor Fertigstellung der Firmware und vor dem gesamten Systemtest beseitigt
  2. Bereits der erste Prototyp kann mit den gleichen Tests überprüft werden wie das Serienprodukt.
  3. Optimale Schnittstelle bei Lohnfertigung

Worauf Sie als Entwickler beim Design achten sollten, um die Embedded JTAG Solutions bestmöglich nutzen zu können, erfahren Sie im DFT-Guide (Design-for-Testability).

 

Das brauchen Sie für eine Testgenerierung

Sie sollten zunächst einmal wissen, welche Bauteile welchen Typs sich auf der Leiterplatte befinden, und wie die einzelnen Pins der Bauteile untereinander verbunden sind. Den Bauteiltypen müssen dann noch entsprechende Modelle zugeordnet werden. So gibt es zu jedem Boundary-Scan-fähigen Bauteil ein Modell, welches dessen Boundary Scan Struktur beschreibt - das so genannte BSDL (Boundary Scan Description Language) -Modell. Je nach Anbieter gibt es dann noch verschiedene Modelle um die nicht Boundary-Scan-fähigen Bausteine, wie etwa RAM Bausteine oder Treiber ICs zu beschreiben.

Die Modelle liefert das Testsystem, und die benötigten CAD-Daten beschränken sich auf eine Netz- und Bauteilliste. Diese können aus dem Schaltplan gewonnen werden, der üblicherweise in einem sehr frühen Entwicklungsstadium einer Baugruppe vorhanden ist. Der Vorteil: Sie können Probleme, die bei der Testgenerierung möglicherweise auftreten, leicht beheben. Außerdem können Sie ein für die Testtiefe ungünstiges Design schnell und einfach abändern. Aber das ist längst nicht alles!

Die generierten Tests stehen bereits für den ersten Prototyp zur Verfügung. Dieser kann also ab sofort mit exakt derselben Qualität geprüft werden, wie die Nullserie und letztlich das Serienprodukt; gleiche Testtiefe, gleiche Pin-genaue Fehleraussage. Da man den für JTAG/Boundary Scan notwendigen Testbus auf dem Prüfling bereits adaptierbar gestaltet hat (z.B. über einen Steckverbinder), kann man über diese Schnittstelle auch die FPGAs oder CPLDs laden bzw. den Bootloader in den Programmflash ablegen und damit das Programmieren abschließen. Die daraus resultierenden Einsparungen sind offensichtlich.

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Der SCANFLEX Board Grabber wurde zur Unterstützung von Prototypenverifikation und -Programmierung im Labor oder an Reparaturplätzen entwickelt. Er verfügt über eine in der Breite verstellbare Halterung, die Leiterplatten verschiedenster Größe fixiert. Durch die integrierte Schwenkmechanik werden...