EDA-Software zur Verifikation von BSDL-Files (Boundary Scan Description Language)
TAP Checker™
TAP Checker™
Die innovative Tool-Suite ermöglicht sowohl die automatische Generierung
von Simulationsvektoren, als auch von Pattern zum Halbleitertest und ist
durch eine modulare Architektur bereits zur erweiterten Unterstützung
neuester IEEE-Test- und -Debug-Standards gerüstet.
TAP Checker basiert auf einer modularen Plattform-Architektur mit einer zentralen Datenbasis und einzeln lizensierbaren Modulen zum Datenimport, zur automatischen Testvektor-Generierung, sowie zum Export der Daten.
Dieser Aufbau ermöglicht eine offene Erweiterbarkeit der Tool-Suite, sowie der unterstützten Bus-Protokolle ohne Beeinflussung der Rückwärtskompatibilität. Nach dem Import der BSDL-Files stehen dem Nutzer eine Vielzahl von parametrierbaren Optionen zur Generierung einer optimierten Testbench zur Verfügung.
Um Ihre BSDL-files auf Syntax und Semantik zu verifizieren (IEEE1149.1, IEEE1149.6 und IEEE1532) laden Sie sich unsere kostenlose Software BSDL Syntax Checker herunter.
TAP-Checker™-Highlights
- Automatische Testbench-Generierung zur Validierung und Verifizierung von JTAG/Boundary Scan Designs
- GUI und Befehlszeile
- Ausgabeformate*:
- Verilog (IEEE 1364)
- VHDL (IEEE 1076)
- STIL (IEEE 1450)
- Unterstützung von Multi-Chip Modulen
- Unterstützung von 3D-Chips
*ein Vektor-Output nach Wahl ist in jedem Paket enthalten; weitere sind optional.
Verfügbare Pakete:
Der TAP Checker ist in den folgenden Paketen erhältlich:
| TAP Checker Edition |
Betriebs- system |
Syntax Check | Semantik Check | Kompatibilitäts- Check |
IEEE 1149.1 | IEEE 1149.6 |
| Standard Edition | WINDOWS® SOLARIS™ LINUX |
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| Advanced Edition | WINDOWS® SOLARIS™ LINUX |
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