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JTAG/Boundary Scan

Teil 2

IEEE Std 1149.1 (Boundary Scan) Tutorial - Teil 2

Die Wandlung der Nadeladaptierung von "Physical nails" zu "Electronic nails" in Form von Boundary Scan Zellen
Die Wandlung der Nadeladaptierung von "Physical nails" zu "Electronic nails" in Form von Boundary Scan Zellen

Die Entwicklung eines Testverfahrens

Boundary Scan heißt im Prinzip nichts anderes als "weg von der Nadel". Das Bewährte soll bleiben, nämlich das Testen in der Schaltung, doch die immer schwieriger werdende Adaptierung soll entfallen. Boundary Scan ist die Wandlung der äußeren Nadeln eines Nadeladapters in innere, sogenannte "Electronic nails", die an der Peripherie des Siliziums (at Boundary ) untergebracht sind.

Wenn Fehler behoben werden sollen, müssen ihre Ursachen aufgedeckt werden. Um das zu erreichen, hat sich die Stimulierung und Bewertung von Schaltungsknoten bewährt. Pionierarbeit leisteten dabei die Schaltkreishersteller mit der Entwicklung der "Scan-Verfahren". Am bekanntesten ist wohl das in den 60er Jahren von IBM vorgestellte LSSD (Level Sensitive Scan Design). Die Grundidee besteht in der Zerteilung digitaler Schaltungen in kombinatorische und sequentielle Schaltungsteile (typischerweise Flip-Flops). Die funktionellen Flip-Flops werden so erweitert, dass sie im Testbetrieb als Schieberegister verwendet werden können. Testvektoren können nun in diese Schieberegister geladen werden, und die Flip-Flops werden zu stimulierbaren und auslesbaren Schaltungsknoten. Von diesen Knoten aus kann der Test der kombinatorischen Schaltungsteile erfolgen. Der Test der Knoten selbst fällt mit ab. Da die sequentiellen Schaltungsteile meist im Inneren der Schaltungen angeordnet waren, musste der Test peripherer Schaltungsteile mit Hilfe äußerer Tester erfolgen bis das Boundary Scan Verfahren erfunden wurde.

Es greift das Prinzip der zu Schieberegistern zusammenschaltbaren Flip-Flops auf. Diese haben allerdings keine funktionelle Bedeutung, sondern werden allein für den Testzweck an den äußeren Rand der Schaltung in das Silizium implantiert. Da ihr Vorhandensein die normale Funktion der Schaltung stören würde, werden sie über Multiplexer zu- oder abgeschaltet.

Die Grundfunktionen der Boundary Scan Architektur:

  1. Parallele Übernahme von Testvektoren in die Boundary Scan Zellen (Sample)
  2. Serielles Einschieben von Testvektoren und simultanes Herausschieben übernommener Testvektoren (Shift)
  3. Paralleles Anlegen von eingeschobenen Testvektoren an zu prüfende Schaltungsteile (Update)

Das Prinzip ist nun klar. Doch dem Schaltkreis, der diese Boundary Scan Fähigkeit besitzt, muß noch mitgeteilt werden, welche Aktionen er ausführen soll. D.h. neben den eigentlichen Testvektoren muß er noch mit Befehlen versorgt werden. Damit dadurch der Vorteil des Verfahrens nicht aufgehoben wird, sollen möglichst wenige zusätzliche Leitungen am Schaltkreis erforderlich sein.

Ein über 200 Mitglieder starkes Gremium, bestehend aus führenden Schaltkreisherstellern, Testsystemanbietern und Elektronikproduzenten, fand sich deshalb in der Joint Test Action Group (JTAG) zusammen und kreierte einen 4-Draht-Testbus, der optional durch eine fünfte Resetleitung ergänzt werden darf. Um diesem Testbus als herstellerunabhängige Plattform zum Durchbruch zu verhelfen, wurde er 1990 als IEEE 1149.1 Standard festgelegt. Seit dem Standardisierungszeitpunkt des Subset 1 sind bereits drei Erweiterungen vorgenommen worden. Derzeit gültig ist das 2013 freigegebene Release IEEE 1149.1.-2013.

Nach Subset 1 wurden bereits weitere Subsets verabschiedet, z.B. Subset 4 (analoger Testbus) und Subset 6 (AC EXTEST).

Die Standards sind erhältlich auf der [IEEE Website].

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